DIARIO E PROGRAMMA DELLE LEZIONI DEL CORSO
RETI LOGICHE
CdL
Informatica - A.A. 2006-07
Ordinato secondo la sequenza di svolgimento
delle lezioni in aula.
(I riferimenti tra parentesi sono relativi a Capitoli
e pagine dei lucidi. Il riferimento e' alla revisione dell'anno corrente o
all'ultima revisione disponibile.)
(I Capitoli 8 e 4 dei lucidi fanno
riferimento ai Capitoli con stessa numerazione del libro di Stallings)
- Introduzione al corso.
- Appendice A1: CIRCUITI COMBINATORI E MINIMIZZAZIONE
- Algebra Booleana e funzioni base AND, OR, NOT (App.A-1, da 1 a 10)
- Rappresentazioni circuitali con porte logiche (App.A-1, da 11 a 22)
- Identita' booleane, funzioni equivalenti, leggi di De Morgan (App.A-1,
da 23 a 25)
- Porte logiche NAND, NOR, XOR (App.A-1, da 26 a 29)
- Porte logiche universali, simulazione di AND, OR, NOT con NAND e NOR
(App.A-1, da 30 a 36)
- Trasformazione ed equivalenza di circuiti (App.A-1, da 38 a 48)
- Forma canonica Somma di Prodotti (App.A-1, da 49 a 56)
- Forma canonica Prodotto di Somme (App.A-1, da 57 a 59)
- Realizzazione standard mediante PLA (App.A-1, da 60 a 63)
- Un esempio di circuito reale (App.A-1, da 64 a 66)
- Mappe di Karnaugh per 2 e 3 variabili (App.A-1, da 68 a 77, da 82 a 84)
- Implicanti, implicanti primi, implicanti primi essenziali e
rappresentazione minimale (App.A-1, da 78 a 81)
- Mappe di Karnaugh per 4 variabili (App.A-1, da 85 a 92)
- Mappe di Karnaugh per la forma canonica Prodotto di Somme e valori
"don't care" (App.A-1, da 93 a97)
- Appendice A2: CIRCUITI COMBINATORI E SEQUENZIALI
- Schema generale di un circuito combinatorio. Multiplexer, semplici e
multipli (App.A-2, da 1 a 6)
- Demultiplexer, semplici e multipli. Decoder. Read Only Memory (ROM).
(App.A-2, da 7 a 12)
- Addizione binaria. "Half-adder" e "full-adder": tabelle della verita' e
circuiti (App.A-2, da 13 a 17)
- Addizionatore a propagazione di riporto ("ripple-carry"), comportamento
ideale e reale (App.A-2, da 18 a 21)
- Addizionatore a pre-computazione di riporto ("carry look-ahead")
(App.A-2, da 22 a 27)
- Circuiti sequenziali, latch SR, vista combinatoria e vista sequenziale
(App.A-2, da 28 a 33)
- Problemi del latch SR. Introduzione del clock (App.A-2, da 34 a 39)
- Il latch D ed il suo utilizzo (App.A-2, da 40 a 46)
- Il Flip-Flop SR (App.A-2, da 47 a 51)
- Estensione del FF-SR: il Flip-Flop JK (App.A-2, da 52 a 56)
- Contatori (App.A-2, da 57 a 62)
- Le Macchine a Stati Finiti (FSM) (App.A-2, da 63 a 66)
- Descrizione mediante FSM dei Flip-Flop D, SR e JK (App.A-2, da 67 a 70)
- Sintesi di un circuito sequenziale da una FSM (App.A-2, da 71 a 77)
- Sintesi di un circuito sequenziale da una specifica dei requisiti
(App.A-2, da 78 a 82)
- Capitolo 8: ARITMETICA DEL CALCOLATORE
- Struttura e funzioni della unita' logico-aritmetica (ALU) (Cap.8, da 1 a
3)
- Rappresentazione degli interi (Cap.8, da 4 a 6)
- Rappresentazione in complemento a due (Cap.8, da 7 a 14)
- Addizione e sottrazione: metodo e circuiti (Cap.8, da 15 a 16)
- Moltiplicazione: metodo e circuiti (Cap.8, da 17 a 22)
- Rappresentazione dei numeri reali e conversione di base (Cap.8, da 23 a
27)
- Caratteristiche dello standard IEEE per i numeri reali (Cap.8, da 28 a
32)
- Operazioni sui numeri reali (Cap.8, da 33 a 34)
- Rappresentazione in esadecimale (Cap.8, 35)
- Capitolo 4: MEMORIA INTERNA
- Gerarchia di memorie e caratteristiche della memoria interna (Cap.4, da
1 a 13)
- Memorie a semiconduttore (Cap.4, da 14 a 18)
- Organizzazione della memoria (Cap.4, da 19 a 26)
- Correzione degli errori (Cap.4, da 27 a 29)
- Memoria cache (Cap.4, da 30 a 36)
- Organizzazione della cache con corrispondenza diretta (Cap.4, da 38 a
45)
- Organizzazione della cache con corrispondenza associativa (Cap.4, da 46
a 49)
- Organizzazione della cache con corrispondenza set-associativa (Cap.4, da
50 a 53)
- Algoritmi di rimpiazzamento, politiche di scrittura, dimensioni dei
blocchi e livelli di cache (Cap.4, da 54 a 60)