Corso di Reti Logiche e Architettura dei Calcolatori

Modulo I: Reti Logiche

CdL Informatica - Univ. Roma Tor Vergata
A.A. 2009-10

AVVISO (prova di esonero):

La prova di esonero relativa alla prima parte del corso si svolgerÓ il 23/02/2010 alle ore 10:00 in aula T8. Lo studente che vuole prendere parte alla prova deve prenotarsi sul sito http://delphi.uniroma2.it almeno una settimana prima del giorno della prova.

Indice


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Programma del corso

Il programma preliminare del corso per questo anno accademico. Potra' subire variazioni nel corso del suo svolgimento. Al termine del corso verra' pubblicato il programma definitivo


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Libro di testo

Si suggeriscono come testi di riferimento i seguent libri:

Per la parte di Reti Logiche:
M. Morris Mano, Charles R. Kime
Reti Logiche (quarta edizione)
Prentice Hall

Per la parte di Architettura dei Calcolatori:
William Stallings
Architettura e organizzazione dei Calcolatori
Addison Wesley

Gli argomenti svolti possono essere anche reperiti su altri testi, a piacere dello studente. I lucidi presentati a lezione sono gli argomenti che fanno parte del programma.


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Materiale didattico (Primo modulo - Reti Logiche)

I lucidi (in inglese) presentati durante le lezioni sono disponibili qua sotto. Le due appendici A1 e A2 sono materiale originale. I capitoli 4, 5, 9 sono versioni estesamente revisionate dei lucidi originali (in inglese) presenti sul questo sito (in inglese) .


Introduzione al corso. Clicca qui.


A1: clicca qui. Classificazione dei sistemi digitali. Rappresentazione dell'informazione: segnali. Sistemi numerici: la notazione posizionale. Algebra booleana. Funzioni booleane. Tavole di veritÓ, espressioni algebriche e circuiti logici. Principali identita' dell'algebra booleana. Principio di dualita'. Algebra di commutazione. Porte NAND, NOR e XOR. ProprietÓ dell'operatore XOR. Porte universali e insieme di operatori funzionalmente completi. Forma SOP e forma POS. Mintermini e maxtermini. Forma SOP canonica e forma POS canonica. Ottimizzazione circuitale. Criteri di costo. Minimizzazione di circuiti a due livelli attraverso l'utilizzo delle mappe di Karnaugh (per funzioni di 2, 3 e 4 variabili). Funzioni non completamente specificate. Minimizzazione con presenza di valori don't care.


A2: clicca qui. Circuiti combinatorici e tavole di veritÓ. Esempi. Metodologia di progettazione. Un esempio: progettazione di covertitore da codice BCD a codice eccesso-3. Progettazione gerarchica. Blocchi funzionali. Decodificatori. Decodificatori con abilitazione. Encoder e encoder con prioritÓ. Multiplexer e Demultiplexer. Realizzazione di funzioni booleane attraverso multiplexer. Dispositivi Logici Programmabili. ROM (Read Only Memory) e PLA (Programmable Logic Array). Circuiti per l'addizione binaria: half adder, full adder, addizionatori con propagazione del riporto (ripple-carry). Addizionatore con precalcolo del riporto (carry look-ahead adder) e soluzione mista. Introduzione alle reti sequenziali. Latch SR: analisi combinatoria e sequenziale. Latch SR con clock. Il problema della trasparenza del Latch. Il Flip Flop Master-Slave. Flip-Flop di tipo SR, di tipo D e di tipo JK. Registri. Contatori. Macchine (o automi) a stati finiti. Analisi di una rete sequenziale. Sintesi di una rete sequenziale.


Capitolo 9 (Stallings): clicca qui. ALU: unitÓ logico aritmetica. Il problema della rappresentazione dei numeri interi. Notazione modulo e segno. Notazione in complemento a due. La rappresentazione in virgola mobile (floating point). Standard IEEE per i floating point nel formato a precisione singola (32 bit) e doppia (64 bit). Accenni alle operazioni aritmetiche per i numeri in virgola mobile.


Chapter 4&5 (Stallings): clicca qui. La gerarchia della memoria. Caratteristiche di una memoria. Posizione. Dimensione. UnitÓ di trasferimento (e unitÓ indirizzabile). Metodi di accesso: sequenziale, diretto, casuale, associativo. Indici di performance: tempo di accesso, tempo di ciclo, velocitÓ di trasferimento. Tipologie fisiche di memorie. Memoria a semiconduttore. RAM dinamica e RAM statica. Memoria ROM: caratteristiche e tipologie (ROM, PROM, EPROM, EEPROM, e memoria FLASH). Caratteristiche fisiche di una memoria. Organizzazione dei moduli. Codici a correzione d'errore. Codice di Hamming. Memoria cache. Principio di localitÓ dei riferimenti: localitÓ spaziale e localitÓ temporale. Dimensione della cache. Funzioni di traduzione (mapping function): indirizzamento diretto, completamente associativo, set associativo (a k vie). Algoritmi di sostituzione. Politiche di scrittura. Dimensione di una linea della cache. Numero di cache.


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Prove d'esame

REGOLE GENERALI

La prova d'esame consiste in una prova scritta ed in un'eventuale prova orale. La prova scritta e' costituita da esercizi e domande sull'intero programma del corso. Tutti gli studenti devono sostenere la prova scritta. La prova orale, che il docente puo' anche decidere di non svolgere confermando il voto della prova scritta, consiste nella discussione dello scritto ed in domande ed esercizi sull'intero programma del corso.

Durante lo scritto e' fatto assoluto divieto di comunicare con altri studenti e di utilizzare materiale didattico.

E' necessario prenotarsi sul sito http://delphi.uniroma2.it.

L'esame puo' essere sostenuto o nella sessione regolare di esami (giugno-luglio 2010) o nelle due sessioni di recupero di settembre 2010 e di gennaio-febbraio 2011.

Nella sessione regolare di esami vi sono a disposizione due appelli e si puo' sostenere l'esame o al primo o al secondo appello. Attenzione: i due appelli NON SONO ESCLUSIVI, ovvero, lo studente che si presenta al primo appello senza superare l'esame, puo' ripresentarsi al secondo appello.

Nella sessione di recupero di settembre 2010 c'e' a disposizione un solo appello. Analogamente, nella sessione di recupero di gennaio-febbraio 2011 c'e' a disposizione un solo appello. E' possibile sostenere l'esame nella prima sessione di recupero e, in caso negativo, sostenerlo nuovamente nella seconda sessione di recupero.


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Appello del 23/02/2010

Qui e' disponibile il testo della prova scritta

I risultati della prova scritta sono qui

I risultati della prova scritta sono qui (esonero)


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Appello del 10/06/2010 (modulo Reti Logiche)

Qui e' disponibile il testo della prova scritta

I risultati della prova scritta sono qui


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Appello del 30/07/2010 (modulo Reti Logiche)

Qui e' disponibile il testo della prova scritta

I risultati della prova scritta sono qui


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Appello del 17/09/2010 (modulo Reti Logiche)

Qui e' disponibile il testo della prova scritta

I risultati della prova scritta sono qui


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Ricevimento studenti

Il normale orario di ricevimento nel periodo di svolgimento delle lezioni di questo corso e' il giovedi' dalle 14,30 alle 16,00. (Contattare il docente per email in tutti gli altri casi).



Prof. Luciano Guaà
Università di Roma "Tor Vergata"
Via della Ricerca Scientifica snc
I-00133 Roma, Italy
E-mail: guala@mat.uniroma2.it
URL: http://www.mat.uniroma2.it/~guala